MOSFET管失效的常见的六个原因分析

MOS管是金属（metal）—氧化物（oxide）—半导体（semiconductor）场效应晶体管，或者称是金属—绝缘体（insulator）—半导体。MOS管的source和drain是可以对调的，他们都是在P型backgate中形成的N型区。要正确测试判断MOSFET是否失效，重要关键是要找到失效背后的原因，并避免再犯同样的错误，本文收集整理了一些资料，期望能对各位读者有比较大的参阅价值。

用万用表简单检测MOS管是否完好

测试MOS好坏用指针式万用表方便点，测试时选择欧姆R×10K档，这时电压可达10.5V，红笔是负电位，黑笔是正电位。

测试步骤：

MOS管的检测主要是判断MOS管漏电、短路、断路、放大。其步骤如下：

1）把红笔接到MOS的源*S上，黑笔接到MOS管的漏*上，好的表针指示应该是无穷大。如果有阻值没被测MOS管有漏电现象。

2）用一只100KΩ－200KΩ的电阻连在栅*和源*上，然后把红笔接到MOS的源*S上，黑笔接到MOS管的漏*上，这时表针指示的值一般是0，这时是下电荷通过这个电阻对MOS管的栅*充电，产生栅*电场，由于电场产生导致导电沟道致使漏*和源*导通，故万用表指针偏转，偏转的角度大，放电性越好。

3）把连接栅*和源*的电阻移开，万用表红黑笔不变，如果移开电阻后表针慢慢逐步退回到高阻或无穷大，则MOS管漏电，不变则完好。

4）然后一根导线把MOS管的栅*和源*连接起来，如果指针立即返回无穷大，则MOS完好。

MOSFET失效的六大原因分析

一、雪崩失效（电压失效）

也就是我们常说的漏源间的BVdss电压超过MOSFET的额定电压，并且超过达到了一定的能力从而导致MOSFET失效。

简单来说MOSFET在电源板上由于母线电压、变压器反射电压、漏感尖峰电压等等系统电压叠加在MOSFET漏源之间，导致的一种失效模式。简而言之就是由于就是MOSFET漏源*的电压超过其规定电压值并达到一定的能量限度而导致的一种常见的失效模式。

雪崩失效的预防措施：

雪崩失效归根结底是电压失效，因此预防我们着重从电压来考虑。具体可以参考以下的方式来处理：

1、合理降额使用，目前行业内的降额一般选取80%-95%的降额，具体情况根据企业的保修条款及电路关注点进行选取；

2、合理的变压器反射电压；

3、合理的RCD及TVS吸收电路设计；

4、大电流布线尽量采用粗、短的布局结构，尽量减少布线寄生电感；

5、选择合理的栅*电阻Rg；

6、在大功率电源中，可以根据需要适当的加入RC减震或齐纳二*管进行吸收。

二、SOA失效（电流失效）

SOA失效是指电源在运行时异常的大电流和电压同时叠加在MOSFET上面，造成瞬时局部发热而导致的破坏模式。或者是芯片与散热器及封装不能及时达到热平衡导致热积累，持续的发热使温度超过氧化层限制而导致的热击穿模式。

1、受限于*大额定电流及脉冲电流；

2、受限于*大节温下的RDSON；

3、受限于器件*大的耗散功率；

4、受限于*大单个脉冲电流；

5、击穿电压BVDSS限制区。

我们电源上的MOSFET，只要保证能器件处于上面限制区的范围内，就能有效的规避由于MOSFET而导致的电源失效问题的产生。

SOA失效的预防措施：

1、确保在*差条件下，MOSFET的所有功率限制条件均在SOA限制线以内；

2、将OCP功能一定要做精确细致。

在进行OCP点设计时，一般可能会取1.1-1.5倍电流余量的工程师居多，然后就根据IC的保护电压比如0.7V开始调试RSENSE电阻。有些有经验的人会将检测延迟时间、CISS对OCP实际的影响考虑在内。但是此时有个更值得关注的参数，那就是MOSFET的Td（off）。

三、体二*管失效

在桥式、LLC等有用到体二*管进行续流的拓扑结构中，由于体二*管遭受破坏而导致的失效。

在不同的拓扑、电路中，MOSFET有不同的角色，比如在LLC中，体内二*管的速度也是MOSFET可靠性的重要因素。漏源间的体二*管失效和漏源电压失效很难区分，因为二*管本身属于寄生参数。虽然失效后难以区分躯体缘由，但是预防电压及二*管失效的解决办法存在较大差异，主要结合自己电路来分析。

体二*管失效预防措施：

其实MOS管的D和S本质上是对称的结构，只是沟道的两个接点。但是由于沟道的开启和关闭涉及到栅*和衬底之间的电场，那么就需要给衬底一个确定的电位。又因为MOS管只有3个管脚，所以需要把衬底接到另外两个管脚之一。那么接了衬底的管脚就是S了，没接衬底的管脚就是D，我们应用时，S的电位往往是稳定的。在集成电路中，比如CMOS中或者还有模拟开关中，由于芯片本身有电源管脚，所以那些MOS管的衬底并不和管脚接在一起，而是直接接到电源的VCC或者VEE，这时候D和S就没有任何区别了。

四、谐振失效

在并联功率MOSFET时未插入栅*电阻而直接连接时发生的栅*寄生振荡。高速反复接通、断开漏*-源*电压时，在由栅*-漏*电容Cgd（Crss）和栅*引脚电感Lg形成的谐振电路上发生此寄生振荡。当谐振条件（ωL=1/ωC）成立时，在栅*-源*间外加远远大于驱动电压Vgs（in）的振动电压，由于超出栅*-源*间额定电压导致栅*破坏，或者接通、断开漏*-源*间电压时的振动电压通过栅*-漏*电容Cgd和Vgs波形重叠导致正向反馈，因此可能会由于误动作引起振荡破坏。

谐振失效预防措施：

电阻可以抑制振荡，是因为阻尼的作用。但栅*串接一个小电阻，并非解决振荡阻尼问题。主要还是驱动电路阻抗匹配的原因，和调节功率管开关时间的原因。

五、静电失效

静电的基本物理特征为：有吸引或排斥的力量；有电场存在，与大地有电位差；会产生放电电流。这三种情形会对电子元件造成以下影响：

1、元件吸附灰尘，改变线路间的阻抗，影响元件的功能和寿命；

2、因电场或电流破坏元件绝缘层和导体，使元件不能工作（完全破坏）；

3、因瞬间的电场软击穿或电流产生过热，使元件受伤，虽然仍能工作，但是寿命受损。

静电失效的预防措施：

MOS电路输入端的保护二*管，其导通时电流容限一般为1mA在可能出现过大瞬态输入电流（超过10mA）时，应串接输入保护电阻。由于初期设计时没有加入保护电阻，所以这也是MOS管可能击穿的原因，而通过更换一个内部有保护电阻的MOS管应可防止此种失效的发生。还有由于保护电路吸收的瞬间能量有限，太大的瞬间信号和过高的静电电压将使保护电路失去作用。所以焊接时电烙铁必须可靠接地，以防漏电击穿器件输入端，一般使用时，可断电后利用电烙铁的余热进行焊接，并先焊其接地管脚。

六、栅*电压失效

栅*的异常高压来源主要有以下3种原因：

1、在生产、运输、装配过程中的静电。

2、由器件及电路寄生参数在电源系统工作时产生的高压谐振。

3、在高压冲击时，高电压通过Ggd传输到栅*（在雷击测试时，这种原因导致的失效较为常见）。

至于PCB污染等级、电气间隙及其它高压击穿IC后进入栅*等现象就不做过多解释。

栅*电压失效的预防措施：

栅源间的过电压保护，即如果栅源间的阻抗过高，则漏源间电压的突变会通过*间电容耦合到栅*而产生相当高的UGS电压过冲，这一电压会引起栅*氧化层永久性损坏，如果是正方向的UGS瞬态电压还会导致器件的误导通。为此要适当降低栅*驱动电路的阻抗，在栅源之间并接阻尼电阻或并接稳压值约20V的稳压管。特别要注意防止栅*开路工作。

其次是漏*间的过电压防护。如果电路中有电感性负载，则当器件关断时，漏*电流的突变（di/dt）会产生比电源电压高的多的漏*电压过冲，导致器件损坏。应采取稳压管箝位，RC箝位或RC抑制电路等保护措施。

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